[Tips]去掉综合生成网表中的assign

1、一些布线工具很难读取包含tri wires ,tran 源语，assign语句的网表。对于“inout”类型的port,DC产生tri wire 语句和tran 源语，我们可通过在setup文件中设置变量verilogout_no_tri=true,使DC 将tri_state net宣称为wire。

2、当设计中出现同一模块input port和output port直接相连（feedthrough)， output port连结到ground或被一常数（1‘b0,0’b0)驱动，DC都会在网表中产生assign语句。我们可以设置如下变量,在inputport 和output port添加buffer来解决问题:
   set_fix_mulitple_port_nets –feedthroughs
   set_fix_multiple_port_nets –all –buffer_constants

3、如果，以上做法还不能解决问题，则设计中可能存在具有dont_touch属性的net，可用如下命令将net的dont_touch移去。
   remove__attribute find(net,<net name>) dont_touch
   define_name_rules MY_RULES -equal_ports_nets
   change_name -hier -rules MY_RULES -verbose

本文地址：http://114er.blogspot.com/2010/10/tipsassign.html 原创文章如转载，请注明链接： 转自Welcome Funny Guys